Инженер-разработчик цифровых схем (ASIC)

з/п не указана

Требуемый опыт работы: 3–6 лет

Полная занятость, полный день

Обязанности:

  • Разработка составляющих компонент SoC

Требования:

Базовые требования:

  • Навыки разработки RTL (Verilog / SystemVerilog, т. п.);
  • Навыки проведения/сопровождения тестирования RTL (составление первичного TЗ, знакомство с верификацией);
  • Создание SDC, для существующего RTL;
  • Логический синтез RTL (RTL Compiler \ Design Compiler, т. п.);
  • Анализ PРA для оценки результатов логического синтеза;
  • Опыт сопровождения синтеза топологии собственных блоков.

Приветствуются:

  • Навыки работы с DFT;
  • Знание инструментария формальной верификации (Conformal/Formality);
  • Знание инструментария STA (ETS / Prime Time и их развитие в других инструментах);
  • Знакомство с реализацией подходов Low Power (CPF/UPF, т.п.);
  • Знакомство с SVN / CVS;
  • Уверенный пользователь Linux.

Условия:

  • Работу в профессиональной молодой и активной ИТ-команде;
  • Конкурентоспособную заработную плату;
  • Отличную ДМС со стоматологией и вызовом скорой помощи до 30 км за МКАД;
  • Комфортный, просторный офис находится в БЦ Rigaland с развитой инфраструктурой вокруг;
  • Удобный корпоративный транспорт от ст. м. Щукинская или ст. м. Строгино каждые 15 минут;
  • Гибкий график, 5/2, возможность самому выбирать, во сколько начнется рабочий день;
  • Бесплатную охраняемую парковку;
  • Большие возможности для профессионального и карьерного роста;
  • Социальный пакет и интересные корпоративные мероприятия.

Ключевые навыки

RTL
AMBA
Verilog HDL
SystemVerilog
DFT
AXI
ASIC
заказные ИС/СБИС
AHB
ACE
SoC
СнК

Адрес

Зеленоград, 4922-й проезд, 4с5

Вакансия опубликована 5 февраля 2020 в Зеленограде